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Synthese logischer Schaltungen

Unter der Synthese logischer Schaltung wird die Schaltungsentwicklung für eine gegebene Aufgabenstellung verstanden. Die Aufgabenstellung kann als Funktionsgleichung , Wahrheitstabelle oder wörtliche Beschreibung vorliegen.

Ziel ist es, die Funktionsgleichung zu ermitteln, aus der man anschließend einfach die Schaltung zeichnen kann. Wenn man die Funktionsgleichung nicht in der Aufgabenstellung gegeben hat, muss man die Wahrheitstabelle erstellen. Aus der kann man die Funktionsgleichung ermitteln. Dazu kann man die Oder-Normalform verwenden.

Zur Bestimmung der Oder-Normalform: Alle Zeilen, die den Wert Eins als Ergebnis aufweisen, werden als Teilfunktion notiert. Dazu werden die Eingangsvariablen UND-verknüpft. Eingangsvariablen, die den Wert Null haben, müssen natürlich negiert werden! Anschließend werden die ermittelten Teilfunktionen ODER-verknüpft. Die Funktionsgleichung ist nun ermittelt.

digital.oder-normalform

 

Die ODER-Normalform kann mitunter sehr lang werden. Mithilfe eines Karnaugh-Veith-Diagramms (KV-Diagramm) lassen sich logische Funktionengleichungen minimieren. Die Wahrheitstabelle wird als Grundlage genommen, um das KV-Diagramm zu erstellen. Für das obige Beispiel sieht das KV-Diagramm wie folgt aus:

digital.kv.minimierung

 

Nachfolgend die KV-Diagramme für die ersten drei Ordnungen, mit 2, 3 und 4 Variablen:

digital.kv.ordnungen